Modele VHDL filtrów FIR przeznaczonych do realizacji w układach FPGA
KANYEVSKYY, Yuriy.
Politechnika Koszalińska - Wydział Elektroniki, Katedra Inżynierii Komputerowej
1996 - 2001
creator
SOŁTAN, Przemysław.
Politechnika Koszalińska - Wydział Elektroniki, Katedra Inżynierii Komputerowej
1998 - 2006
BEREZOWSKI, Robert.
Politechnika Koszalińska - Wydział Elektroniki, Katedra Inżynierii Komputerowej
1998 -
GRETKOWSKI, Dariusz.
Politechnika Koszalińska - Wydział Elektroniki, Katedra Systemów Cyfrowego Przetwarzania Sygnałów
1996 -
Maslennikow, Oleg
Politechnika Koszalińska - Wydział Elektroniki, Katedra Inżynierii Komputerowej
1996 - 2010
RUC 2000 2000 ; Szczecin, Polska).
text
conference publication
Materiały konferencyjne.
pl
2000
monographic
pol
W pracy rozpatrywane jest zagadnienie projektowania struktur macierzy procesorów (PA) dla systemów cyfrowego przetwarzania sygnałów (DSP), na przykładzie algorytmów FIR filtracji. Syntezując strukturę PA wykonującą algorytm FIR filtracji przedstawione zostały etapy proponowanej metodologii projektowania.
specialized
Jerzy Kaniewski, Robert Berezowski, Dariusz Gretkowski, Oleg Maslennikov, Przemysław Soltan.
Dane z Informatora o publikowanych wynikach prac naukowo-badawczych w 2000 roku Wydziału Elektroniki.
Konwersja danych
Filtracja cyfrowa
Układy logiczne programowalne FPGA
004.021
004.272
Materiały III Krajowej Konferencji "Reprogramowalne układy cyfrowe", RUC'2000. -
Szczecin, 2000. -
s. 269-276
151204
20191005093907.0
176