Widok standardowy Widok MARC Widok ISBD

Configurable Microprocessor Array for DSP Applications = Konfigurowalna macierz mikroprocesora dla aplikacji DSP / O. Masliennikov, J. Shevtshenko, A. Sergyienko.

Autor:

Maslennikow, Oleg Politechnika Koszalińska - Wydział Elektroniki i Informatyki, Katedra Inżynierii Komputerowej, 1996 - 2010

Rodzaj materiału:

ArtykułSzczegóły wydania: 2004.Tematy:

W: Lecture Notes in Computer Science (Lista czasopism naukowych i wydawnictw Zespołu T11 oraz Lista Filadelfijska - CompuMath Citation Index Jurnal List, poz. 566). - 2004, Vol. 3019, s. 36-41Streszczenie: Przedstawiono metodę odwzorowania równoległych algorytmów do FPGA, opartą na programowaniu konfigurowalnej macierzy mikroprocesora. Objętość sprzętowa bazowego rdzenia procesora RISC jest zminimalizowana i dostosowywana ze względu na użyty podzbiór instrukcji. Metoda zapewnia zarówno wysoką przepustowość, jak i zminimalizowaną ilość wolnego miejsca, i przyspiesza proces projektowania. Metoda została udowodniona w tablicy mikroprocesorów do rozwiązywania liniowego układu równań z matrycą Toeplitza.

Egzemplarze ( 1 )
Uwagi ( 2 )

Egzemplarze
Typ dokumentu	Obecna biblioteka	Sygnatura	Status	Termin zwrotu	Kod kreskowy
Artykuł	Bibliografia Prac Pracowników - BPK		Nie można wypożyczyć

Zakończ przeglądanie półki (Zakończ przeglądanie półki)

Wstecz								Dalej
Wstecz	Fault-tolerant Givens rotations method and its utilization for matrix QR-decomposition /	The modified weighted checksums method for designing fault tolerant linear algebra algorithms /	Algorytmiczne niezawodna dekompozycja macierzy na systemach wieloprocesowyc /	Configurable Microprocessor Array for DSP Applications = Konfigurowalna macierz mikroprocesora dla aplikacji DSP /	Current-mode multipliers for multiple-valued logic and residue number system arithmetic /	Koncepcja refaktoryzacji kodu w języku VHDL /	Organizacja i projektowanie bloków sterowania równoległych jednostek prztwarzających przeznaczonych do realizacji w układach reprogramowalnych /	Dalej

Dane z autopsji.

Przedstawiono metodę odwzorowania równoległych algorytmów do FPGA, opartą na programowaniu konfigurowalnej macierzy mikroprocesora. Objętość sprzętowa bazowego rdzenia procesora RISC jest zminimalizowana i dostosowywana ze względu na użyty podzbiór instrukcji. Metoda zapewnia zarówno wysoką przepustowość, jak i zminimalizowaną ilość wolnego miejsca, i przyspiesza proces projektowania. Metoda została udowodniona w tablicy mikroprocesorów do rozwiązywania liniowego układu równań z matrycą Toeplitza.